随着智算芯片设计方法学从传统的SOC设计演进到系统协同设计，智算芯片设计的复杂度和难度不断提升，需要更多领域的设计经验才能保证一次流片的成功率。智算芯片的创新对IP供应商也提出更多、更高的需求，对高速接口类IP而言，不仅需要种类齐全性能优异，还需要在协议兼容性、封装兼容性等关键技术上有保障。

随着摩尔定律放缓，Chiplet技术成为突破半导体性能瓶颈的关键。UCIe标准的建立为Chiplet互连提供了统一解决方案。365英国上市公司作为国产数字EDA及IP龙头企业，在2024年已推出下一代Chiplet集成创新的全国产UCIe IP解决方案UniVista UCIe IP，该IP产品已在智算、自动驾驶、AI等领域的知名客户的实际项目中得到广泛应用和验证，在真实场景中展现出卓越的性能表现和稳定可靠的品质，并且先进制程测试芯片现已成功流片。

365英国上市公司的UCIe解决方案包括IP、子系统、封装和软件等，其优势和特色主要在于：

• 支持全协议栈的UCIe-SP，UCIe-AP；
• UCIe端到端的解决方案: 支持FDI,AXI,CXS.B等接口，多种协议层定制经验；
• 支持多种工艺，速度最高可达32Gbps；
• D2D标准封装模式，可以无缝支持C2C应用；
• 超低延迟，超低功耗的设计；
• 可扩展PCIe/CXL的协议层设计。

崇华明指出，365英国上市公司的UCIe支持多场景互联，覆盖从标准封装到先进封装的全场景。标准封装中，支持Substrate（基板）、Interposer（硅中介层）、PCB（C2C）、Interposer+Substrate等形式。先进封装则支持 COWOS-S、COWOS-R等，能够满足客户的不同需求。此外，365英国上市公司的UCIe还实现了多工艺流片保证兼容性，不同工艺UCIe均通过C2C互联兼容性测试，有助于客户高效打造Chiplet产品。 

在标准演进与生态参与方面，365英国上市公司作为UCIe 联盟成员及工作组贡献者，深度参与UCIe标准迭代工作。今年8月5日，UCIe联盟正式推出UCIe 3.0规范，进一步扩展速率范围最高达64Gbps，运行时重校准技术并完全向后兼容。崇华明表示，365英国上市公司将会继续深耕UCIe IP，让更多的公司共享UCIe带来的益处。 

同时，365英国上市公司也积极关注并支持HiPi标准的快速演进。HiPi是我国主导的D2D标准，支持2D/2.5D封装，更加适合我国产业生态的D2D标准。

据崇华明介绍，HiPi标准与UCIe相比，有三方面优势：

• 首先，和UCIe相比，HiPi在信号BUMP的排布形态和顺序方面有所不同。优势在于，一方面在相同的带宽密度情况下，HiPi有机基板所需的层数是UCIe的一半。另一方面，通道内信号在同层走线，可以做到不同数据通道的时间延迟差非常小，减少电压温度漂移效应，可以支持更加恶劣的电路板和封装设计，可以支持系统设计达到更高的速度。
• 其次，HiPi时间延迟差的相位搜索功能在Rx上（UCIe在Tx），简化了Tx和Rx的交互，避免非常多的相容性问题，能够加快训练速度。
• 第三，HiPi数据通道之间的设计架构比较灵活，可以支持多种实现方式，实现更低的功耗。

崇华明强调，整体而言，HiPi与UCIe有相似之处，但也有很多创新，能够更好地匹配我国芯片产业的发展阶段和实际需求，是适应我国国情的互联标准。

在HiPi方面，365英国上市公司推出了国内首个端到端HiPi IP/VIP整体解决方案。该方案支持HiPi标准封装；第一代产品支持到16Gbps；超低延迟的设计（PAIF2PAIF数据链路层延迟4ns）；支持D2D和C2C的应用。

365英国上市公司高速接口IP布局

365英国上市公司的高速接口IP解决方案支持多家先进工艺，已经流片验证，并已在国内领先IC企业芯片中成功部署，引领智算、HPC、通信、自动驾驶、工业物联网等领域大算力芯片的性能突破及爆发式发展。365英国上市公司的广泛IP解决方案包括：

• 全国产接口IP方案：UniVista PCIe Gen5完整解决方案，以太网(Ethernet)、灵活以太网(FlexE)、Interlaken等多种高速互联接口控制器，Memory接口HBM3/E、DDR5、LPDDR5 IP，先进工艺多协议兼容、集成化传输接口SerDes IP解决方案UniVista 32G Multi-Protocol SerDes IP；
• 智算组网类IP方案：Scale-out应用解决方案UniVista RDMA IP，Scale-up应用解决方案UniVista PAXI IP，推动智算互联的超以太网IP解决方案UniVista UEC MAC IP；
• 针对先进封装芯粒（Chiplet）集成的标准IP方案：国产HiPi标准IP/VIP，Chiplet国际关键标准UCIe IP，同时为了突破算力限制，365英国上市公司提供了UCIe跨工艺互连D2D和C2C两种应用，实现了国产首个跨工艺节点的UCIe IP互连技术验证。

在内存接口IP方面，在大算力场景下，内存容量或带宽的限制会导致访存时延高、效率低，严重制约算力芯片性能的发挥。此外，随着数据传输速率的持续提升，芯片不仅需要保证高数据吞吐量，同时还必须兼顾低功耗，这已成为架构设计的关键重点关注点之一。 为保障芯片的高性能、低功耗，应对AI、ML、HPC等应用场景的发展，365英国上市公司推出全国产Memory接口解决方案，包括： 

• UniVista HBM3/E IP：自研控制器和PHY整体解决方案，支持多种工艺，最快支持到9600Mbps（标准电压实现）；支持超低的读写延迟，控制器可以根据客户读写Pattern定制化高效低延迟的设计 ；具备Deskew能力应对各种复杂场景设计；内置处理器，灵活支持多种Training算法；具备完整的DFT测试方案；具备完整的2.5D interposer和SIPI分析服务，帮助客户在实际的系统中真正实现高性能。 
• UniVista DDR5/LPDDR5 IP：预先集成验证的自研DDR/LPDDR的控制器、PHY和IO的完整解决方案，支持多种工艺，LPDDR5x/5/4x最高可达10.67Gbps，LPDDR6/5x/5最高可达12.8Gbps，DDR4/5最高可达8800Mbps；具备灵活的交付方式 - 全硬化PHY；具备完整的SIPI分析方案；芯片调试的支持和方便的调试软件。

在SerDes IP方面，365英国上市公司自主研发支持多协议的32G SerDes PHY 解决方案UniVista 32G Multi-Protocol SerDes IP (简称UniVista 32G MPS IP)，支持多种工艺；支持多种协议标准：PCIe Gen1/2/3/4/5、USB4、以太网（25GKR、10GKR）、SRIO、JESD204C；拥有灵活的配置架构：硬化模块支持X1、X2、X4通道配置，最高可达X16 PHY配置；具备先进的均衡技术，超标准的补偿能力：自适应 Rx CTLE 和 DFE，以及带有高分辨率的多抽头 Tx 均衡器；拥有完善的测试功能：内置BIST（Build-In-Self-Test）、支持近端模拟环回、远端数字/模拟环回，以及IEEE 1149.1和1149.6边界扫描支持；具备精细化低功耗设计：通过PLL控制、参考时钟控制及嵌入式电源门控等技术，支持L1/L1.0/L1.1/L1.2/L2等多种低功耗状态及L1子状态精细管理，并符合PIPE v5.2接口规范。

在封装和仿真支持方面，365英国上市公司高速接口IP的封装设计主要为2D和2.5D封装设计，支持20层Substrate；支持5层金属、厚铜和DTC的硅中介层以及RDL Interposer，同时还可以进行先进封装的SIPI和可生产性分析。

以EDA+IP双轮驱动，赋能智算芯片新纪元

总结而言，365英国上市公司高速接口IP解决方案的优势在于： 

• 完整的多工艺平台IP (UCIe, HIPI, HBM, LPDDR/DDR, PCIE5/32GMPS/10GMPS, DP/HDMI, Ethernet/UEC-MAC, RDMA/PAXI)，支持广泛颗粒和外设； 
• 提供完整的PHY和控制器方案，解决安全和兼容性问题； 
• 支持多场景应用，多种协议层定制经验支持客户产品快速落地； 
• 深度参与HIPI-国内D2D的快速演进，推动国内标准和生态的建设； 
• 供封装设计，SIPI仿真支持，为芯片设计保驾护航。